深圳商报·读创客户端首席记者 王海荣

5月24日，为期4天的第56届IEEE国际电路与系统研讨会（IEEE International Symposium on Circuits and Systems，简称 ISCAS 2026）在上海开幕。

作为IEEE电路与系统学会的旗舰会议，ISCAS被誉为电路与系统领域全球规模最大的学术会议，是理论、设计与应用领域研究者的顶级交流平台。本届会议以“面向智能社会的电路与系统”（Circuits and Systems for Intelligent Society）为主题，会期将一直持续至5月27日。

华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲。 （图片来源于华为）

5月25日，深圳商报·读创客户端记者从华为获悉，参加研讨会的华为董事、华为科学家委员会主任、ITMT 主任、半导体业务部总裁何庭波在题为“半导体新路径探索与实践”的主旨演讲中，发表了指导半导体产业发展的新原则——韬(τ)定律。这一全新的原则提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓，晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。

何庭波介绍，华为创新性地提出了“逻辑折叠（LogicFolding）”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升。

其中在器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；在电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；在芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；在系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

在此次主旨演讲中，何庭波详细讲解了华为如何把韬(τ)定律应用到智能手机和AI计算领域的实践。

据介绍，在过去六年的实践中，基于韬(τ)定律，华为已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。其中，将于2026年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。